數字電路設計性實驗探索與實踐

序論：寫作是一種深度的自我表達。它要求我們深入探索自己的思想和情感，挖掘那些隱藏在內心深處的真相，好投稿為您帶來了一篇數字電路設計性實驗探索與實踐范文，愿它們成為您寫作過程中的靈感催化劑，助力您的創作。

數字電路設計性實驗探索與實踐:基于CPLD/FPGA的數字電路設計方法變革必要性研究

摘 要： 大規?？删幊踢壿嬈骷膽靡呀洖閿底窒到y的設計帶來了極大的靈活性。標準化邏輯設計語言的引入，極大地改變了傳統的數字系統設計方法、設計過程和設計觀念。作為大學的技術基礎教學環節，應做出相應的調整。分別通過組合邏輯和時序邏輯設計實例比較了傳統設計方法存在的問題和現代邏輯設計方法的優勢。通過對比可以看到，現代邏輯設計技術取代傳統的數字系統設計方法而成為數字電路設計的主流，是電子技術發展的必然趨勢。

關鍵詞： 數字電路設計； 現代數字邏輯設計方法； 數字電路教學改革； 轉換真值表

0 引 言

20世紀90年代，國際上電子和計算機技術較為先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數字系統的設計帶來了極大的靈活性。這些器件可以通過類似軟件編程的方式對其硬件結構和工作方式進行重構，從而使硬件設計像軟件設計那樣方便快捷。這就極大地改變了傳統的數字系統設計方法、設計過程和設計觀念，促進了數字邏輯電路設計技術的迅速發展。本文通過幾個設計實例的對比闡述一個道理，隨著數字電路中先進設計方法的引入，高等學校中數字電子技術的教學內容必須隨之得到改善，使之與技術進步相互適應[1?3]。

數字電路根據邏輯功能的特點，分成兩類，一類叫組合邏輯電路（簡稱組合電路），另一類是時序邏輯電路（簡稱時序電路）。組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅取決于該時刻的輸入，與電路初態無關。而時序邏輯電路任意時刻的輸出不僅取決于當時的輸入信號，還取決于電路原來的狀態。本文從這兩方面就傳統手工設計存在的問題進行討論。

1 組合邏輯設計中傳統設計方法與可編程邏輯

設計方法的對比

列真值表，邏輯關系式，邏輯化簡是組合邏輯設計的幾個重要步驟。但這一經典的組合邏輯設計步驟并不總是必須的。實現特定邏輯功能的邏輯電路也是多種多樣的。為了使邏輯電路的設計更簡潔，通過各種方法對邏輯表達式進行化簡是必要的。組合電路設計就是用最簡單的邏輯電路實現給定邏輯表達式。在滿足邏輯功能和技術要求基礎上，力求電路簡單、可靠。實現組合邏輯函數可采用基本門電路，也可采用中、大規模集成電路。

例1：三個人表決一件事情，結果按“少數服從多數”的原則決定這一邏輯問題[4?5]。在“三人表決”問題中，將三個人的意見分別設置為邏輯變量A、B、C，只能有同意或不同意兩種意見。將表決結果設置為邏輯函數F，結果也只有“通過”與“不通過”兩種情況。

傳統的邏輯設計需要由下面的4個步驟完成：

（1） 列真值表

對于邏輯變量A、B、C，設同意為邏輯1，不同意為邏輯0。對于邏輯函數F，設表決通過為邏輯1，不通過為邏輯0。

根據“少數服從多數”的原則，將輸入變量不同取值組合與函數值間的對應關系列成表，得到函數的真值表如表1所示。

（2） 列邏輯函數表達式

三人表決器的邏輯表達式為：

[F=ABC+ABC+ABC+ABC] （1）

設N為上式中的邏輯項數，這時，共有邏輯項[N=C23+C33=4]項。

（3） 邏輯化簡

三人表決器的邏輯表達式可化簡為：

[F=BC+AC+AB]

（4） 畫出邏輯電路圖如圖1所示。

盡管上面的分析看上去沒有錯誤，但上例中的“三人表決器”設計給學生一個誤導，好像按照上述的設計步驟就可以進行組合邏輯設計了?？梢酝茖?，若表決人數用[p]來表示，邏輯表達式的項數為[Np=k=p2+1pCkp，]其中[Ckp]為邏輯項的組合數。以[p=7]為例，這時表1中的表項為27=128項，式（1）中的邏輯項數N變為[N7=C47+C57+C67+C77=64]。

圖1 例1的邏輯圖

顯然，隨著表決者數量的增加，邏輯項數急劇增加，真值表不易繪制，邏輯公式無法手工書寫，邏輯化簡也非常困難。

多數表決器的邏輯公式由于過多的項數不易采用公式法化簡。如果采用卡諾圖化簡法也會因輸入變量過多而導致傳統化簡方法失效。

標準邏輯設計語言的出現給大規模邏輯設計帶來了新的希望。硬件描述語言（HDL）的采用可以使設計者的精力集中于所設計的邏輯本身，不必過多的考慮如何實現這個邏輯以及需要用哪些定型的邏輯模塊。這在以往中小規模集成電路邏輯設計與大規模可編程邏輯設計方法上產生了本質的差別。Verilog是一種以文本形式來描述數字系統硬件結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。在此，用Verilog設計一個“七人表決”邏輯，以考察采用現代邏輯設計方法較傳統設計方法的優勢。

在表決器的設計中，關鍵是對輸入變量中為1的表決結果進行計數，如果把全部的邏輯狀態列表分析，勢必存在冗余的設計資源。根據多數表決的性質，考慮采用加法邏輯來統計表決結果，之后再判決加法器輸出中1的個數即可實現該邏輯。

在“七人表決”邏輯中，不再專注于每個邏輯變量狀態的變化，只抓住關鍵問題多數表決有效，并用條件操作符“？”設計出所需的Verilog行為邏輯，剩下的實現問題交由計算機綜合（synthesis）?？梢钥吹?，采用標準化的硬件描述語言，能有效地避開以往組合邏輯設計中逐一考察每個輸入邏輯狀態所帶來的邏輯狀態分析的爆炸，從而可以用較短的設計時間得到正確的邏輯輸出。眾所周知，加法器、比較器都是傳統的組合邏輯教學內容，但以往的教學中由于采用手工分析方法，很難把這些不同的邏輯設計內容綜合考慮進來。筆者認為，現代邏輯設計方法的引入將逐漸轉化人們對傳統邏輯設計中的關注點，勢必引起邏輯設計教學方法的更新。有必要加大邏輯功能綜合設計的內容，減少元器件級邏輯單元選型在教學中的比例。

2 時序邏輯設計中傳統設計方法與現代可編程

邏輯設計方法的對比

數字電路的另一類設計內容是時序邏輯設計。時序邏輯設計分為同步與異步時序邏輯設計。一般地，同步時序邏輯設計的難度要高于異步時序邏輯。因此，也在時序邏輯電路設計上占有較多的學時。如果在教學改革中僅把可編程邏輯設計作為傳統時序邏輯設計內容的補充，不但不能使學生體會到先進的計算機輔助邏輯設計所帶來的便捷，還可能使學生按照傳統的手工時序邏輯設計步驟去理解可編程時序邏輯，導致時序邏輯設計的復雜化，增加邏輯驗證的成本。因此，有必要探討傳統設計方法與現代邏輯設計方法之間的差別。下面根據一個典型的時序邏輯設計來說明。

例2：試設計一個序列編碼檢測器[6?7]，當檢測到輸入信號出現110序列時，電路輸出1，否則輸出0。

這個序列編碼檢測器如果按照傳統的時序設計步驟，將會異常繁瑣：

（1） 由給定的邏輯功能建立原始狀態圖和原始狀態表

從給定的邏輯功能可知，電路有一個輸入信號A和一個輸出信號Y，電路功能是對輸入信號A的編碼序列進行檢測，一旦檢測到信號A出現連續編碼為110的序列時，輸出為1，檢測到其他編碼序列時，輸出為0。

設電路的初始狀態為a，如圖3中箭頭所指。在此狀態下，電路輸出[Y=0，]這時可能的輸入有[A=0]和[A=1]兩種情況。當CP脈沖相應邊沿到來時，若[A=0，]則是收到0，應保持在狀態a不變；若[A=1，]則轉向狀態[b，]表示電路收到一個1。當在狀態[b]時，若輸入[A=0，]則表明連續輸入編碼為10，不是110，則應回到初始狀態[a，]重新開始檢測；若[A=1，]則進入狀態[c，]表示已連續收到兩個1。在狀態[c]時，若A=0，表明已收到序列編碼110，則輸出[Y=1，]并進入狀態d；若[A=1，]則收到的編碼為111，應保持在狀態[c]不變，看下一個編碼輸入是否為[A=0；]由于尚未收到最后的0，故輸出仍為0。在狀態[d，]若輸入[A=0，]則應回到狀態[a，]重新開始檢測；若[A=1，]電路應轉向狀態[b，]表示在收到110之后又重新收到一個1，已進入下一輪檢測；在[d]狀態下，無論[A]為何值，輸出[Y]均為0。根據上述分析，可以得出如圖3所示的原始狀態圖和表2所示的原始狀態表。

（3） 狀態分配

化簡后的狀態有三個，可以用2位二進制代碼組合（00，01，10，11）中的任意三個代碼表示，用兩個觸發器組成電路。觀察表3，當輸入信號A=1時，有abc的變化順序，當A=0時，又存在ca的變化。綜合兩方面考慮，這里采取00011100的變化順序，會使其中的組合電路相對簡單。于是，令a=00，b=01，c=11，得到狀態分配后的狀態圖。

（4） 選擇觸發器類型

這里選用邏輯功能較強的JK觸發器可以得到較簡化的組合電路。

（5） 確定激勵方程組和輸出方程組

用JK觸發器設計時序電路時，電路的激勵方程需要間接導出。表4所示的JK觸發器特性表提供了在不同現態和輸入條件下所對應的次態。而在時序電路設計時，狀態表已列出現態到次態的轉換關系，希望推導出觸發器的激勵條件。所以需將特性表做適當變換，以給定的狀態轉換為條件，列出所需求的輸入信號，稱為激勵表。根據表4建立的JK觸發器激勵表如表5所示。表中的[x]表示其邏輯值與該行的狀態轉換無關。

從上例可以看到，傳統的時序邏輯設計方法盡管可以用來實現時序邏輯的設計，但設計步驟不僅復雜且需要設計者大費周折?？梢灶A見，使用傳統的時序邏輯設計方法設計復雜時序電路的難度很大。那么，采用什么方法才能使教學與現代邏輯設計技術接軌呢？

時序電路也被稱為有限狀態機（FSM）[6，8]，因為它們的功能行為可以用有限的狀態個數來表示。在與可編程邏輯設計的對比分析中，這里采用FSM設計這個序列檢測器。

根據圖3的狀態轉換圖（采用圖4中化簡的狀態轉換圖亦可），給邏輯狀態[a，b，c，d]分別分配以Gray編碼（00，01，11，10）。之所以采用Gray編碼方法，是可以省掉序列檢測中的計數檢測。序列檢測器的FSM邏輯如圖7所示。經仿真驗證，符合設計要求。

圖7 例2的FSM實現

從上面的對比可以看出，傳統時序邏輯設計以人工邏輯分析為基礎，現有邏輯器件為基礎構件，歷經基本邏輯方程轉換及最后的狀態驗證等多個環節，設計周期長，僅適合設計小規模、時序簡單的邏輯單元[9]；現代標準邏輯設計語言的設計方法以邏輯狀態轉換本身為要點，從邏輯門與觸發器級邏輯設計上升的行為邏輯設計，更易于用來設計復雜的現代大規模時序邏輯。

3 結 論

現代邏輯設計方法的引入將逐漸轉化人們對傳統邏輯設計的關注點，大學基礎教學中邏輯電路的設計方法也應隨著這一技術的引入更新它的內容，改變傳統邏輯設計占主導地位的現狀。可以預見，大規?？删幊踢壿嬈骷囊雽母旧细淖償底蛛娮蛹夹g的教學模式?，F代邏輯設計概念的引入，減少手工邏輯設計方法的比重、增加現代數字電路設計方法，注重基本概念的靈活運用都是數字電路教學改革的選題。廣泛開展現代邏輯設計方法的研究，勢必帶來邏輯設計方法教學的變革。對于高等學校的教師來說，做好改革的思想準備已經是刻不容緩的了。

數字電路設計性實驗探索與實踐:高速數字電路設計中信號完整性分析與研究

摘 要：在高速數字電路的設計過程中，必須確保信號的完整性，因此對信號完整性進行分析和驗證十分必要。當下電子產品的更新換代速度極快，完整性設計的重要性也愈加突出，本文將對高速數字電路設計中的信號完整性影響因素進行分析，并在此基礎上，針對其主要影響因素，提出幾種信號完整性的仿真分析方法。

關鍵詞：高速數字電路；設計；信號完整性；分析

前言：高速數字電路有一個重要的衡量指標，即時鐘頻率，由于時鐘頻率不斷提升，信號完整性也在不斷發生變化，在電路設計過程中，應以信號完整性為導向，在提升時鐘頻率的同時，做到對信號完整性的實時監測，確保電路運行安全。從影響信號完整性的主要因素著手，探討信號完整性的分析和驗證方法。

一、信號完整性的主要影響因素

（一）反射影響作用

PCB板是高速數字電路設計的關鍵部分，對電路穩定性和可靠性有重要影響，在PCB板設計過程中，必須處理好信號完整性問題。但是信號完整性有多種影響因素，而且對供電和時序的穩定有直接影響，因此，需要對信號完整性的主要影響因素進行深入分析。傳輸影響作用是信號完整性的主要影響因素之一，作為高速數字電路的基本組成部分，傳輸線組是電流的媒介， 信號以電流的形式在傳輸線組中通過，線組的阻力直接決定著電流的流暢性。因此，傳輸線組的阻力上升，會直接導致信號完整性下降。當傳輸線組上的阻力非常大時，會阻礙部分電流通過，導致另一端接受到信號時出現信號失真現象，使信號完整性遭到嚴重破壞[1]。

（二）串擾影響作用

串擾是信號在網絡回路中傳輸的一種普遍效應，信號經過一個網絡到達另一個網絡時，有害信號總是具有較快的傳輸速度，再加上相鄰網絡傳輸速度的影響，信號在傳輸過程中，會產生一個電磁場，其作用是引導信號，在引導過程中，磁場線圈繞磁場旋轉。因此，串擾是由靜態線和動態線兩部分組成的，其各自產生的傳輸阻力不同，這種差異的存在使網絡中傳輸信號的電流強度不同。在串擾模型中，其中性點位置是繞組電壓能夠保持正常的主要影響因素，如果中性點位置處于模型中部，則繞組電壓速率較高，信號通行能力較強。而中性點位置如果位于模型首部，則會導致電壓電流無法通過，出現定子接地異常[2]。

二、信號完整性的仿真分析技術

（一）EDA技術

EDA技術即電路仿真技術，目前在數字電路設計中得到了較為廣泛的應用。EDA技術以計算機為基礎，通過軟件設計方式和仿真測試驗證，將硬件設計的操作過程和測試過程轉化為軟件處理過程，極大的提高了數字電路設計的自動化程度和設計效率。相比于傳統設計方式，EDA技術具有許多優點，目前在高速數字電路的信號完整性驗證方面也得到了廣泛應用。采用EDA技術對高速數字電路完整性進行驗證，可以在電路實現以前完成，避免重復設計，保證設計的合理性，提高一次性設計的成功率。

（二）反射仿真分析技術

高速數字電路是數字電子產品設計與開發的重要組成部分，對電路系統的穩定運行有至關重要的影響，而數據完整性分析則是保證高速數字電路合理設計的基礎，因此在數字電子產品的設計與開發中占有重要地位。在EDA技術的支持下，可以通過模擬電路實際運行過程中的信號高低問題，為電路設計提供參考，對信號完整性加以測定。反射仿真分析技術的應用關鍵是建立信號完整性的分析模型，并使驗證過程在PCB生產前進行，提前確定信號完整性是否符合要求，對PCB電流進行模擬，建立反射仿真模型，并利用端接技術，改變信號的完整性。這是目前反射仿真分析的主要發展方向，在該模型建立過程中，引入了IBIS模型，驅動端和接受端采用IBIS模型對電路傳輸信號的完整新進行驗證。其中，主要運用的元件是電流阻力線。

（三）串擾仿真分析技術

串擾仿真分析技術在EDA技術的支持下，利用相鄰網絡的信號串擾作用，建立串擾仿真分析模型，通過模型對信號完整性進行分析和驗證。在該類線路仿真設備維護中，經常會出現一個保護屏柜內存在多條傳輸線路的情況，而且有一部分線路不在系統運行范圍內，多以要對工作線路和非工作線路加以區分，并對臨近傳輸線進行隔離。避免傳輸線路在復雜的工作環境下出現誤接線等狀況，從而避免設備跳閘和設備誤動。串擾仿真分析技術遵循PCB走線規律，對其實際運行線路的走線和與臨近傳輸線路的作用進行信號完整性模擬驗證，判斷是否存在上述問題。應創新防誤閉保護方式，提高設備敏感度，利用電子系統和感應系統提高設備自身的防誤閉能力。針對目前使用廣泛的接線端子，采用串擾仿真分析技術對其進行模擬測試，并采用防誤閉隔離工具在接線端子出進行警示和保護，提高電路運行的安全性。

結束語：總而言之，信號完整性的分析驗證是高速數字電路設計中的重要環節，對電路的運行效率和信號傳輸效果有直接影響。必須采用有效的分析驗證手段，針對高速數字電路信號完整性的主要影響因素，對其進行準確驗證。本文主要分析了高速數字電路信號完整性的影響因素，包括反射影響作用和串擾影響作用，并針對這些主要影響因素，提出采用EDA技術進行信號完整性分析，通過建立相關模型，在PCB板實現前對信號完整性進行準確驗證，保證設計和合理性。

數字電路設計性實驗探索與實踐:高職院校數字電路設計性實驗的探索與實踐

論文關鍵詞：高等職業教育 設計性實驗 實驗教學 創新能力

論文摘要：結合高職院校數字電路實驗教學現狀，以培養學生的電子設計能力、實踐能力與創新能力為目標，對數字電路設計性實驗進行了研究，提出了構建實驗課程體系、加強實驗教師隊伍建設、完善實驗考核機制等措施，取得了良好的教學效果。

隨著高職院校實驗教學改革的深人，實驗教學已成為高職院校教學工作的重要組成部分。實驗教學已從過去單純的驗證性實驗逐步深人到綜合性、設計性實驗，從利用實驗來加深對已學理論知識的理解，深人到將實驗作為學生學習新知識、新技術、新器件，培養學生實踐能力、創新能力的重要目的。

1高職院校實驗教學存在的問題

數字電路實驗是高職院校電子信息類、機電類專業必修的實踐性技術基礎課程，對培養學生的綜合素質、創新能力具有重要的地位。在傳統的實驗教學中，數字電路實驗教學多以驗證性實驗為主，并按實驗指導書的實驗步驟去完成實驗，這種實驗教學模式禁錮了學生的創新思維，失去了“實驗”真正的含義，培養出來的學生實踐技能差，無法達到高職教育人才培養的要求.

2開設數字電路設計性實驗采取的措施

通過多年來的實驗教學改革實踐，證明了開設設計性實驗有利于鞏固課堂所學的理論知識;有利于提高學生電子系統設計能力、綜合素質、創新能力[’]。2005年我校電子技術實驗教學中心(以下簡稱中心)以“加強基礎訓練，培養能力，注重創新”為指導思想，在面向各類專業的數字電路實驗教學中，開設了以學生為主、教師為輔的數字電路設計性實驗教學，取得了良好的教學效果。

2. 1構建實驗教學課程體系

數字電路設計性實驗是一種較高層次的實驗教學，是結合數字電路課程和其它學科知識進行電路設計，培養學生電子系統設計能力、創新能力的有效途徑，具有綜合性、創新性及探索性[[4]。數字電路設計性實驗是學生根據教師給定的實驗任務和實驗條件，自行查閱文獻、設計方案、電路安裝等，激發學生的創新思維。設計性實驗的實施過程，如圖1所示。

為了提高學生的電子設計能力和創新能力，中心根據高職教育教學特點與規律，構建了基礎型、提高型、創新型三個遞進層次的數字電路設計性實驗課程體系。三個實訓模塊的內容堅持以“加強基礎型設計性實驗，培養學生的電子設計能力、創新意識”為主線，由單元電路設計到系統電路設計，循序漸進，三年不斷線，為不同基礎、不同層次的學生逐步提高電子設計能力、創新能力的空間，如圖2所示。

基礎型設計性實驗是課程中所安排的教學實驗，學生在完成了驗證性、綜合性實驗以后，具有了一定的實驗技能，結合數字電路的基本原理設計一些比較簡單的單元電路，學生按照教師給出的實驗要求根據實驗室所擁有的儀器設備、元器件，從實驗原理來確定實驗方法、設計實驗電路等，且在規定的實驗學時內完成實驗。如表1所示。這一階段主要是讓學生熟悉門電路邏輯功能及應用，掌握組合邏輯電路、時序電路的設計方法，培養學生的設計意識、查閱文獻等能力。

提高型設計性實驗對高職院校來說，可認為是數字電路課程設計。它體現了學生對綜合知識的掌握和運用，課題內容是運用多門課程的知識及實驗技能來設計比較復雜的系統電路，如表2所示。整個教學過程可分10單元，每個單元為4學時，每小組為一個課題。學生根據教師提供的設計題目確定課題，查閱文獻、設計電路、電路仿真、電路安裝調試、撰寫課程設計報告等，完成從電路設計到制作、成品的全部實踐過程。通過這一階段的訓練，學生的軟硬件設計能力進一步提高，報告撰寫趨于成熟，善于接受新器件，團隊協作趨于成熟。

創新型設計性實驗主要為理論基礎知識扎實、實驗技能熟練的優秀學生選做，為“開放式”教學，實驗內容主要是結合專業的科研項目、工程實際及全國或省級電子設計競賽的課題。通過創新型設計性實驗，強化學生電子系統設計能力，充分發揮學生的潛能，全面提高學生的電子系統設計能力、創新能力，為參加大學生電子設計競賽奠定堅實的基礎。

數字電路設計性實驗課程體系將數字電路基本原理、模擬電路、eda技術等多門課程知識點融合在一起，從單元電路設計到系統電路設計，深化了“系統”概念的意識。在每一輪設計性實驗結束后進行總結，開展學生問卷調查，對設計性實驗的教學方法、手段等進行全面評估，從而了解設計性實驗教學的效果。在實驗過程中，實驗教師鼓勵學生從不同角度去分析，大膽創新，設計不同的方案。

2. 2加強實驗教師隊伍的建設

近年來，中心依托省級精品課程“數字電路與邏輯設計基礎”、省級應用電子技術精品專業建設，合理規劃，制定了實驗教師隊伍培養計劃;專業教師定期到企業培訓;專職實驗教師參加實驗教學改革研討和對新知識、新技術的培訓;同時制定優惠政策，吸引企業中具有豐富實踐經驗的工程師、技師到實訓基地擔任實驗教師tb}，形成一支能培養高素質技能型人才、能跟蹤電子信息技術發展、勇于創新并積極承擔教學改革項目的專兼職結合的實驗教師隊伍，實現了實驗教師隊伍的整體優化。

2. 3開放實驗室

為了保證設計性實驗教學的有效實施，中心實行時間和內容兩方面開放的教學方法。學生除了要完成教學計劃內指定實驗外，還可以根據自己的專業和興趣，選擇規定以外的實驗項目。為了提高設計性實驗的教學效果，學校制定了系列激勵政策，調動了實驗教師及學生的積極性。

2. 4建設創新實訓室

為了培養學生的電子設計能力、創新能力，給優秀學生營造良好的自主學習環境，提供展現創新設計的舞臺，中心先后投人了30多萬元，更新了實驗儀器設備，建設了一個軟件環境優良、硬件條件先進的創新實訓室。該實訓室配置了計算機、函數信號發生器、頻率計、掃頻儀、數字存儲示波器、單片機系統設計實驗開發系統、打孔機、制版機等儀器設備〔7〕。

2. 5完善實驗考核機制

對于數字電路設計性實驗的考核，不能僅靠一份實驗報告或作品來評定成績，要關注設計方案的可行性、實驗過程中學生的操作能力、創新能力等方面。如以100分計，分別從實驗設計方案(20分)、實驗方案的實施和完善(40分)、設計的創新性(20分)、實驗報告或論文、成品(20分)幾個環節來評定學生的實驗成績。為了激勵優秀學生，激發創新欲望，中心建立了“創新設計性實驗優秀論文、作品評獎制度”，對經專業教師評審選出的優秀論文、創新作品的學生給予表彰、獎勵。

3結束語

通過開設數字電路設計性實驗教學，不僅加強了學生的電子系統設計能力、制作能力和工程實踐的訓練，還促進了不同層次學生的實踐能力、創新能力、寫作能力。教師的專業知識水平、科技創新能力、學術水平也得到了提高。